Philippe LOPEZ
46, Bd Edouard Baudoin
Ingénieur en électronique
06160 Juan-les-Pins
10 ans d'expérience
Mob : 06.63.99.97.32
E-mail : philo06@free.fr
34 ans, célibataire
Expériences professionnelles
Ingénieur développement - Texas Instruments (Villeneuve-Loubet)
Depuis
04/2002
Team Leader sur l'activité Intégration Front-End (5 personnes) :
Ä Evaluation du projet, définition système et des différents domaines power.
Ä Définition du work-split entre TI et le client et mise en place d'une méthodologie commune (flow et outils).
Ä Définition des impératifs de qualité sur tous les échanges RTL / Netlist aux niveaux IP / Subsystem / Subchip /
Top entre TI et le client pour satisfaire aux besoins de chaque activité (Vérification, DFT, Back-end).
Ä Mise en place des outils de vérification statique tel que Spyglass et LEC et des outils de connectivité SOC tel
que Spinner, Spider, Naxos. Responsable des échanges TI vers le client sur le RTL et les netlists.
Ä Responsable de toutes les implémentations d'ECO fonctionnel.
Team Leader sur l'activité Vérification fonctionnelle (5 personnes) :
Ä Responsable du design des périphériques TI, la validation et le support au client, mise en place d'un flow
automatique de validation.
Ä Corrélation des résultats de STA et GLS. Support sur les activités de Timing Closure et de solutions NFECO.
Leader sur l'activité STA :
Ä Coordination des résultats STA dans l'équipe Design TI, responsable des mises à jour des contraintes STA sur
les blocks TI.
Ä Support sur les activités de Timing Closure et de solutions NFECO.
Responsable sur des activités de modifications RTL de blocks, synthèse, floorplanning, simulations RTL & Gate, STA, X-
Talk. Ecriture testcase assembleur DSP TI MGS3, génération RTL BIST et Efuse.
Ingénieur développement - ARM (Sophia Antipolis)
08/2000
04/2002
Responsable de la validation du CPU ARM720TD (8ko $, MMU, CP15, CPU ARM7TDMI) et génération de vecteurs
ATPG et écriture de tests spécifiques pour les régions non-scannable du design.
Ingénieur développement - EuroMIPS Systems (Sophia Antipolis)
11/1999
Consultant chez TI : Synthèse, floorplanning, analyse IR Drop, développement d'un outil pour générer des patterns de tests.
08/2000
Ingénieur développement - Thales Computer (Toulon)
02/1999
07/1999
Validation d'un Bridge CPU PowerPC, PCI 32bits-33MHz, PCI 64bits-66MHz, SDRAM 100-133MHZ / EDO-DRAM 66 MHz.
Formation
1998
Ingénieur E.N.S.E.I.R.B., Option : Micro-électronique.- Ecole Nationale Supérieure d'Electronique, Informatique et
Radiocommunications de Bordeaux.
1994
D.U.T. Génie Electrique et Informatique Industrielle (Automatismes et Systèmes). IUT Nîmes.
1992
Baccalauréat D., Lycée F. Mistral. Avignon.
Compétences
Langues
ð
Anglais : Courant
Langages
ð
Perl, C; Assembleur ARM Architecture v4; VHDL, Verilog
OS
ð
UNIX, Linux, Windows XP
Connectivity
ð
Magillem Naxos, Duolog Spider & Spinner
Verification
ð
Atrenta Spyglass, Cadence LEC; Mentor Modelsim, Cadence NC-Verilog, Synopsys VCS
Synthèse / STA
ð
Synopsys Design Compiler, Magma BlastRTL ; Synopsys PrimeTime & PrimeTime-SI
SCM / DRM
ð
Atria Rational Clearcase / MatrixOne Synchronicity DesignSync
ATPG
ð
TetraMAX et Flextest
Centres d'intérêts
Sports
: Vélo, natation, course, ski, tennis de table.
Loisirs
: Astronomie, photographie, voyage, randonnée pédestre.
Janvier 2009
